问使用管道将信息从System verilog Testbench传递到C++程序
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Stack Overflow用户

提问于 2019-04-20 17:41:41

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我希望能够通过管道将信息从System Verilog testbench传递到c++程序。有没有办法实现这一点。

发布于 2019-04-21 00:05:16

如果您在Linux上运行，您可以创建一个named pipe文件，并让您的测试平台向其中写入内容。然后，您可以使用该文件作为程序的输入。

但是，更有效的解决方案是使用SystemVerilog的DPI，通过将C++程序链接到模拟中来传递信息。

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原文链接：

https://stackoverflow.com/questions/55772219

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