在chisel中将参数传递给verilator后端
在chisel中将参数传递给verilator后端
提问于 2018-08-20 22:56:07
我已经用chisel编写了一个简单的PeekPokeTester测试平台，它可以使用verilator后端成功编译和运行。
但是现在我想把一些标志传递给verilator后端。在驱动选项中有一个“--more-vcs-flag”选项，但是verilator没有类似的选项。有什么方法可以改变verilator标志或CFLAGS吗？更具体地说，我希望将xilinx原语模拟为chisel中的黑盒，并且我必须向verilator编译命令添加类似于"-y $VIVADO_INSTALL_DIR/data/verilog/src/unisims“的内容
谢谢
回答 1
Stack Overflow用户
发布于 2018-08-20 23:40:26
这个主题在项目中有一个公开的问题：https://github.com/freechipsproject/chisel-testers/issues/148
页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持
原文链接：
https://stackoverflow.com/questions/51933441
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