如何在Chisel3中进行门级仿真？

Question

我用Chisel3写了一个硬件设计，还用Chisel3写了一个测试台来测试这个设计。

然后，我用Design Compiler综合了Chisel生成的Verilog代码。我想验证RTL和Gate-Level的行为是否匹配。如何共同模拟合成的Verilog网表和原始的Chisel testbench？

有没有一种简单的方法可以模拟生成的Verilog网表，而不需要重写Verilog测试平台？

Answer 1

不幸的是，Chisel测试人员并没有提供一种很好的方法来做到这一点。我将在下一次Chisel开发人员会议上提出这一点，但我也会建议使用filing a feature request，因为这显然是一个非常重要的缺失功能。