python myhdl包如何生成verilog初始块

Question

主要来自myhdl示例的代码：

from myhdl import Signal, intbv, delay, always, now, Simulation, toVerilog

__debug = True

def ClkDriver(clk):
    halfPeriod = delay(10)
    @always(halfPeriod)
    def driveClk():
        clk.next = not clk
    return driveClk

def HelloWorld(clk, outs):

    counts = intbv(3)[32:]

    @always(clk.posedge)
    def sayHello():
        outs.next = not outs
        if counts >= 3 - 1:
            counts.next = 0
        else:
            counts.next = counts + 1
        if __debug__:
            print "%s Hello World! outs %s %s" % (
              now(), str(outs), str(outs.next))

    return sayHello

clk = Signal(bool(0))
outs = Signal(intbv(0)[1:])
clkdriver_inst = ClkDriver(clk)
hello_inst = toVerilog(HelloWorld, clk, outs)
sim = Simulation(clkdriver_inst, hello_inst)
sim.run(150)

我希望它能生成一个包含initial块的verilog程序，如下所示：

module HelloWorld(...)
reg [31:0] counts;
initial begin
    counts = 32'h3
end
always @(...

怎样才能生成initial块呢？

请注意，在google的old.myhdl.org/doku.php/dev:initial_values缓存中，它链接到示例https://bitbucket.org/cfelton/examples/src/tip/ramrom/。所以看起来这个特性应该是被支持的。然而，rom示例生成静态case语句。这不是我要找的。

Answer 1

解决这个问题需要三个步骤：

• 更新到master上的最新myhdl或包含散列87784ad的版本，该版本在问题#105或#150下添加了该功能。作为virtualenv的示例，运行一个git克隆，然后运行pip install -e <path-to-myhdl-dir>。
• 将信号更改为列表。
• 在调用toVerilog之前设置toVerilog.initial_values=True。

下面是代码片段。

def HelloWorld(clk, outs):

    counts = [Signal(intbv(3)[32:])]

    @always(clk.posedge)
    def sayHello():
        outs.next = not outs
        if counts[0] >= 3 - 1:
            counts[0].next = 0
        else:
            counts[0].next = counts[0] + 1
        if __debug__:
            print "%s Hello World! outs %s %s %d" % (
                  now(), str(outs), str(outs.next), counts[0])
    return sayHello

clk = Signal(bool(0))
outs = Signal(intbv(0)[1:])
clkdriver_inst = ClkDriver(clk)
toVerilog.initial_values=True
hello_inst = toVerilog(HelloWorld, clk, outs)
sim = Simulation(clkdriver_inst, hello_inst)
sim.run(150)