超低功耗加法器和乘法器vhdl

Question

我在一个低频30 khz的模块上工作，需要有一个超低功耗。问题是目前的研究主要集中在提高加法器和乘法器的性能上，而没有集中在功耗上。谁能告诉我什么是最好的乘法器和加法器结构，以具有最低的功耗nW谢谢

Answer 1

这似乎是一个在VHDL上下文中有效的问题。

功耗由静态和动态两个因素组成。前者与您的设计使用的资源区域相关，后者与您的设计所经历的每秒转换信号的数量相关。这种动态功率是由许多因素造成的，例如晶体管中的开关损耗，以及设计中的导线将具有电容元件的事实。

在您建议的非常低的速度下，静态功耗将占主导地位，因此可以采取的一种方法是减小设计的大小。

例如，有许多已发表的比特串行乘法器的设计。

对于加法器，根据操作数的宽度/数量，您可以将重点放在使用压缩树作为预处理步骤。

当然，这些只是建议，而且很大程度上取决于您的目标硬件。