如何在VHDL中将16位数据拆分为2个8位数据？

Question

如何将16位数据拆分为2个8位数据？

 signal part : std_logic_vector (16 downto 0);
 signal part_1    : std_logic_vector (8 downto 0);
 signal part_2   : std_logic_vector (8 downto 0);

Answer 1

part实际上是17位，因为16 downto 0是17位范围，而part_*同样是9位。

如果范围是15 downto 0和7 downto 0，则可以使用以下命令进行拆分：

part_1 <= part( 7 downto 0);
part_2 <= part(15 downto 8);

顺便说一句，引用Martin Fowler / Phil Karlton的话：

在计算机科学中有两件很难的事情:缓存失效、命名对象和off-by-one错误。

Answer 2

为什么你的信号是17位和9位长？我想他们应该是16岁和8岁...

signal part   : std_logic_vector (15 downto 0);
signal part_1 : std_logic_vector (7 downto 0);
signal part_2 : std_logic_vector (7 downto 0);

begin -- architecture begin  

part_1 <= part(15 downto 8);
part_2 <= part(7 downto 0);

很简单的东西...我很惊讶您在查看VHDL示例时没有遇到这一点。

Answer 3

还有聚合目标分配：

library ieee;
use ieee.std_logic_1164.all;

entity foo is
end entity;

architecture fum of foo is
    type fie is array (natural range 0 to 1) of std_logic_vector (7 downto 0);
    signal part:   std_logic_vector (15 downto 0);
    signal part_1: std_logic_vector (7 downto 0);
    signal part_2: std_logic_vector (7 downto 0);
begin
     (part_1, part_2) <= fie'(part(15 downto 8), part(7 downto 0));
end architecture;

无可否认，这对于一下子提取记录的元素更有用。这里的巧妙之处在于，没有任何地方有任何fie类型的命名信号。

在右侧进行聚合的原因是因为赋值运算符两侧的元素大小必须匹配，两个聚合都被视为fie类型。

通过对记录执行此操作，可以提取不同大小的元素。从CPU机器指令格式中提取字段出现在我的脑海中。它允许您使用简单的名称，而不需要元素选定名称的别名。(将没有命名记录)。

当两端的元素大小相同时，您可以简单地使用目标聚合：

library ieee;
use ieee.std_logic_1164.all;

entity fie is
end entity;

architecture fum of fie is
    signal part:   std_logic_vector (2 downto 0);
    signal part_1: std_logic;
    signal part_2: std_logic;
    signal part_3: std_logic;
begin
     (part_1, part_2, part_3) <= part;
end architecture;

这些聚合都使用位置关联。您还可以使用命名关联。记录聚合需要一个表示至少一个元素的others选择，并且所有元素必须具有相同的类型(例如std_logic_vector)。