Verilog linting工具？

Question

对于verilog，有哪些好的linting工具？我更喜欢一个可以配置为处理或忽略某些特定于供应商的原语的工具，如LUT、PLL等。

我最近尝试了verilator-3.810，但开箱即用，它需要一些原语方面的帮助。

那么你用什么(linting)工具来处理verilog不那么严格的语法呢？

Answer 1

我从来没有使用过免费的linting工具，比如你提到的那个(verilator)。

我唯一的经验是使用(昂贵的)商业线条工具。到目前为止，我使用的每个规则集都需要我花费时间来定制规则集，以过滤掉我认为不重要的检查。例如，默认情况下，每个工具都会生成许多与信号命名约定相关的警告。因为这些都不会影响RTL合成到门的方式，也不会导致模拟问题，所以我选择禁用它们。

Spyglass工具(Atrenta)似乎具有最广泛的功能，但也需要相当多的设置。我喜欢Hal工具(Cadence)，因为它非常容易立即开始使用(但是，它也需要一些设置)。

Answer 2

根据我的经验，这通常是不值得的。我尝试过的任何东西都需要大量的初始设置，因为开箱即用，他们会尝试检查所有东西。但每家商店都有自己的编码标准--所以你要花大量的时间来调味短绒的味道。然后，一旦你试图集成来自公司其他部门的IP或代码(通常对好的代码有不同的想法)，林特就会发疯，所以你最终会说，wire im_happy = Verdi_happy & simulator_happy & synth_happy;

Answer 3

我也用过Spyglas，就像toolic指出的那样，它需要设置一个运行脚本来检查一个文件，而默认检查会抱怨无用的东西，比如数组数据类型上的未加载位。Conformal还将输出相当多的RTL警告的细节，如果正式验证是您流程的一部分，则无论如何您都必须排除某些模块。就像Spyglass一样，它需要一些设置。

尽管有权使用这些工具，但我只是在最后才使用它们。在编码和验证期间，我使用VCS并打开了lint检查，并修复了Verdi抱怨的任何问题。这捕获了相当多的内容，不需要使用任何配置/脚本文件。两者都不是免费的(或便宜的)。