Zybo Zynq-7000 clk in ucf？

Question

我最近给自己买了一个Zybo Zync-7000开发板，这样我就可以在家里做一些作业和摆弄它，但当我第一次从UCF中挑选时钟时，我遇到了这个东西。

## Clock signal
#NET "clk"        LOC=L16 | IOSTANDARD=LVCMOS33; #IO_L11P_T1_SRCC_35    
#NET "clk" TNM_NET = sys_clk_pin;
#TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 125 MHz HIGH 50%; 

我知道我可能只需要走第一条线路就可以让我的clk信号工作，但是剩下的是做什么的呢？或者我错了，我需要所有的东西吗？

我们在学校有不同的硬件，在那里它更简单一些。

提前谢谢。

Answer 1

我假设您使用的是ISE，而不是新的Vivado，因为只有ISE使用UCF约束文件。

## Clock signal

这一行是关于以下几行的注释。

#NET "clk"        LOC=L16 | IOSTANDARD=LVCMOS33; #IO_L11P_T1_SRCC_35    

此行指定来自片外的时钟输入(在VHDL顶电平中称为"clk“的输入网络)连接到FPGA上的哪个物理引脚(LOC=L16)。它还规定信号使用低电压CMOS 3.3v信令。

#NET "clk" TNM_NET = sys_clk_pin;

这只是给网络分配了一个计时名称。对于特定于时序的约束，将使用时序名称代替(VHDL内部)网络名称。

#TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 125 MHz HIGH 50%; 

这规定"sys_clk_pin“的时序(解析为VHDL网"clk")的频率应为125 MHz，占空比应为50%。工具需要知道这一点，以确定如何在不违反触发器设置或保持时间的情况下路由信号。名称"TS_sys_clk_pin“只是这个特定约束的标识符。

当您接近填充零件或希望以更高的时钟速度运行时，适当地约束设计是非常重要的。你可以在Xilinx的ISE约束指南中找到大量的信息：http://www.xilinx.com/itp/xilinx10/books/docs/cgd/cgd.pdf

如果你不给你的设计时间约束，工具通常会抛出一个关于缺乏约束的警告，它会告诉你在结束时运行它的速度有多快，而不会导致错误。时钟的时序约束是最重要的。您通常只需要同步输入和跨时钟边界上的其他时序约束。

请注意，实际上，所有4行代码都已被注释掉(前缀为#)。如果您想要使用这3个功能行，则需要删除注释指定。