对SV的Modelsim支持

Question

我目前使用的是modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog来设计和验证我的项目。你知道哪个版本的Modelsim能很好地支持sytemverilog的设计和验证子集吗？我之前使用过VCS，并试图找到它，如果我可以使用Modelsim代替VCS进行模拟。

提前感谢！

Answer 1

根据this table的说法，ModelSim支持SystemVerilog设计功能，但不支持验证功能。这意味着它可能不支持分类、随机化或SV的覆盖功能。

Mentor Graphics的最新模拟器平台被命名为Questa。这实际上只是Modelsim的一个扩展。Questa完全支持SystemVerilog。如果您有(或可以获得)许可证，这就是您想要的。我的经验是，EDA模拟器是以分层的方式授权的，因此有些功能可能只有在您拥有特定的许可证时才可用。

Questa模拟器营销页面在http://www.mentor.com/products/fv/questa/

Answer 2

您使用的是学生版，因此请尝试此list之一。

我猜这里没有开源的模拟器，如果你发现了什么，请告诉我们。

其他选择你可以使用其他东西，比如myhdl，也可以使用this。

Answer 3

ModelSim 10.1d支持SystemVerilog，但SystemVerilog覆盖率、SystemVerilog断言、randomize()方法和program块除外。学生版和Altera-Starter版是免费的。

可以使用ModelSim 10.1d进行验证。大多数验证工程师都在使用UVM库和ModelSim can run UVM。

A trivial UVM testbench for ModelSim