详细解释xilinx源语的使用：IDELAYCTRL

IDELAYCTRL #(
   .SIM_DEVICE("7SERIES")  // 对于 7 系列，Virtex-6 为 "VIRTEX6"
)
idelayctrl_inst (
   .RDY(rdy_out),     // 输出：校准就绪信号，高有效
   .REFCLK(refclk),   // 输入：参考时钟（200 MHz）
   .RST(rst)          // 输入：复位，高有效，初始化校准
);

idelayctrl_inst : IDELAYCTRL
generic map (
   SIM_DEVICE =>"7SERIES"
)
port map (
   RDY    => rdy_out,
   REFCLK => refclk,
   RST    => rst
);

// 1. 先产生 200 MHz 参考时钟（例如从 100 MHz 系统时钟倍频）
clk_wiz_inst (
   .clk_in1(sys_clk),
   .clk_out1(refclk_200m) // 200 MHz
);

// 2. 实例化 IDELAYCTRL
IDELAYCTRL idelayctrl_inst (
   .RDY(rdy),
   .REFCLK(refclk_200m),
   .RST(~pll_locked)  // PLL 锁定时释放复位
);

// 3. 使用 IDELAYE2（需要延迟的输入信号）
IDELAYE2 #(
   .DELAY_SRC("IDATAIN"),
   .IDELAY_TYPE("VAR_LOAD"), // 或 "FIXED", "VARIABLE"
   .IDELAY_VALUE(0),
   .REFCLK_FREQUENCY(200.0)
)
idelaye2_inst (
   .IDATAIN(data_in),
   .DATAOUT(data_delayed),
   .C(refclk_200m),        // 时钟，用于加载新延迟值
   .CE(ce),
   .INC(inc),
   .LD(load),
   .LDPIPEEN(1'b0),
   .CNTVALUEIN(cntvaluein), // 动态加载的延迟值
   .CNTVALUEOUT(cntvalueout),
   .REGRST(1'b0)
);

// 4. 在系统中，确保在 rdy 为高后才使能 IDELAY 操作

// 时钟生成
clk_wiz_inst u_clk_wiz (
    .clk_in1(sys_clk),
    .clk_out1(refclk_200m),
    .locked(pll_locked)
);

// IDELAYCTRL 实例化
wire idelayctrl_rdy;
IDELAYCTRL u_idelayctrl (
    .RDY(idelayctrl_rdy),
    .REFCLK(refclk_200m),
    .RST(~pll_locked)
);

// 等待 IDELAYCTRL 就绪
reg idelay_ready;
always @(posedge refclk_200m) begin
    idelay_ready <= idelayctrl_rdy;
end

// IDELAYE2 实例化
wire [4:0] cntvalueout;
IDELAYE2 #(
    .DELAY_SRC("IDATAIN"),
    .IDELAY_TYPE("VAR_LOAD"),
    .IDELAY_VALUE(0),
    .REFCLK_FREQUENCY(200.0)
) u_idelaye2 (
    .IDATAIN(data_in),
    .DATAOUT(data_delayed),
    .C(refclk_200m),
    .CE(idelay_ready ? ce_signal :1'b0),      // 门控 CE
    .INC(inc_signal),
    .LD(idelay_ready ? load_signal : 1'b0),    // 门控 LD
    .LDPIPEEN(1'b0),
    .CNTVALUEIN(cntvaluein),
    .CNTVALUEOUT(cntvalueout),
    .REGRST(~idelay_ready)                     // 未就绪时复位
);

// 示例：在就绪后加载初始延迟值
reg load_init;
always @(posedge refclk_200m) begin
    if (~idelay_ready) begin
        load_init <= 1'b0;
        cntvaluein <=5'b0;
    end else if (idelay_ready && ~load_init) begin
        // 第一次就绪时加载默认延迟
        load_init <= 1'b1;
        cntvaluein <=5'b01000;  // 8个步进，约624ps
        load_signal <= 1'b1;
    end else begin
        load_signal <=1'b0;
        // ... 正常操作
    end
end