英伟达公布Vera CPU细节：集成88个Olympus内核，176线程

2026年7月21日，英伟达正式公布Vera数据中心级CPU及自研定制Olympus内核的详细架构规格。

Vera采用单芯片整合设计，单颗芯片集成88 个Olympus核心，通过空间多线程技术实现176个硬件线程，同时配备164MB统一共享 L3 缓存。每个 Olympus核心采用宽前端设计，搭载神经分支预测器、64KB四路组相联L1指令缓存与48项深度的解码队列，核心单周期最多可取指16条，内置 10 宽解码器，单周期可处理10条融合指令。

核心乱序执行阶段，单周期可完成最多 10 条微操作的重命名、分配与提交。英伟达新增内存重命名、数值预测与移动消除等多项微架构优化，有效降低数据依赖带来的流水线停顿。执行端整合了整数运算、分支执行、向量计算、浮点运算、加密加速单元，以及专用的加载 / 存储执行资源。

缓存层级上，每个 Olympus 核心配备 96KB 六路组相联 L1 数据缓存，以及 2MB 八路组相联 L2 缓存。英伟达还布局了多套硬件预取引擎，其中包含专为指针密集型数据结构、图处理工作负载优化的专用图预取器。

Vera 搭载英伟达自研空间多线程技术，单颗 Olympus 核心支持两个硬件线程。与传统同步多线程（SMT）的时间复用逻辑不同，该技术以物理分区方式拆分核心资源，执行单元、缓存、寄存器文件均可按线程独立划分，大幅降低线程间的资源争抢。该架构可在单核心内优先保障性能敏感线程的执行效率，同时用第二线程承载系统管理类后台任务，在多租户部署场景下提供更稳定可预测的性能表现。

核心、缓存、内存控制器与 I/O 子系统通过第二代英伟达可扩展一致性互连（SCF）实现互联，核心间互连带宽最高达 3.4 TB/s；内存端支持 SOCAMM2 规格 LPDDR5X，内存带宽达 1.2 TB/s，单颗 CPU 最大支持 1.5TB 内存容量。

在I/O 接口方面，Vera 配备带宽 1.8 TB/s 的 NVLink-C2C 互连接口，原生支持 PCIe Gen 6 与 CXL 3.1 协议；双路配置下整机可提供 176 条 PCIe Gen 6 通道，采用双节点 NUMA 架构，每个 CPU 插座对应一个独立 NUMA 域。

英伟达官方数据显示，在智能体（agentic）类工作负载下，Vera 性能相较未公开型号的 x86 系统最高可提升 1.8 倍。该测试结果基于英伟达 2026 年内部完成的 SPEC CPU 2026 等基准测试，尚未经过第三方独立验证。

在架构层面，Olympus 核心相较上代 Grace 处理器采用的 Neoverse-V2 核心，IPC（每周期指令数）提升约 50%。整个 Vera 平台针对 AI 工厂中的智能体推理循环、强化学习、数据处理与任务编排场景做了深度优化。

总体来看，Vera是英伟达布局通用数据中心CPU的关键升级产品。凭借自研Olympus核心的IPC跃升、空间多线程的资源隔离设计，以及高带宽互联、全规格PCIe 6.0与CXL接口的硬件底座，进一步完善了AI算力全栈能力，并为高端服务器CPU市场带来新的竞争维度，推动通用计算与AI生态的深度融合。

小编将在第一时间分享更多相关最新动态和爆料，敬请关注。