使用二进制数的For循环

Question

我想在Verilog中使用for循环从二进制0000000到0011111。我对for循环的增量部分有一个问题。我到底该怎么走才能到0011111号公路？

我尝试了以下代码，但它给出了一个错误。

for(DATA_IN=7'b0000000; DATA_IN<=7'b0011111; 1<<DATA_IN);

Answer 1

要在循环中每次递增1，请使用DATA_IN=DATA_IN+1。下面是一个自包含的示例：

module tb;

reg [7:0] DATA_IN;

initial begin
    for (DATA_IN=7'b0000000; DATA_IN<=7'b0011111; DATA_IN=DATA_IN+1) begin
        $displayb(DATA_IN);
    end
end

endmodule

输出：

00000000
00000001
00000010
00000011
00000100
00000101
00000110
00000111
00001000
00001001
00001010
00001011
00001100
00001101
00001110
00001111
00010000
00010001
00010010
00010011
00010100
00010101
00010110
00010111
00011000
00011001
00011010
00011011
00011100
00011101
00011110
00011111

Answer 2

您可以在for循环中使用二进制，并使用i=i+1轻松递增：

module my_design;
    reg [7:0] DATA_IN;
    
    initial begin
        // Note that ++ operator does not exist in Verilog !
        for (DATA_IN = 7'b0000000; DATA_IN <= 7'b0011111; DATA_IN = DATA_IN + 1) begin
            $display ("Current loop#%0d ", DATA_IN);
        end
    end
endmodule