SystemVerilog始终@ sequence

Question

我想创建一个使用序列作为事件控件的always块，但是我不确定在SystemVerilog中是否允许这样做，并且当我尝试这样做时，我得到了一个内部编译器错误。下面是我的代码示例：

sequence ReqValid_s;
  @(posedge clk)
  (ReqValid ##1 1) or (ReqSpec ##1 !ReqCancel);
endsequence

always @(ReqValid_s iff enable) begin
    //do stuff
end

当我试图编译这段代码时，我得到了一个内部编译器错误，没有任何有用的注释。我相当确信这是因为always @(ReqValid_s)，因为如果我把它改成always @(posedge )，它就能正常工作。我还没有在SV LRM中找到任何明确的答案，但我认为这会起作用，因为我能够使用覆盖组的采样事件的序列。

Answer 1

这应该是有效的(您应该永远不会看到内部错误)。我会将iff enable逻辑移到序列中。这样，所有信号都将具有相同的采样。

sequence ReqValid_s;
  @(posedge clk)
  (ReqValid ##1 enable) or (ReqSpec ##1 !ReqCancel && enable);
endsequence

always @(ReqValid_s) begin
    //do stuff
end