多路复用通道时出现SystemVerilog错误:实例数组中的非常量索引

Question

我正在设计一个可以接受多个通道并输出一个通道的模块。每个通道由一定宽度的valid信号和data组成。如果通道具有有效数据，则模块应输出该通道。如果多个通道具有有效数据，模块应该输出其中一个通道(在我的例子中，是索引最高的通道)，并删除其他通道。

我的简单实现如下所示：

module test1 #(
  parameter NUM_CHANNEL = 8,
  parameter DATA_WIDTH = 512
) (
  input logic [DATA_WIDTH - 1 : 0] data_in [NUM_CHANNEL],
  input logic valid_in [NUM_CHANNEL],
  output logic [DATA_WIDTH - 1 : 0] data_out,
  output logic valid_out
);

  always_comb begin
    valid_out = 0;
    for (int i = 0; i < NUM_CHANNEL; ++i) begin
      if (valid_in[i]) begin
        valid_out = 1;
        data_out = data_in[i];
      end
    end
  end

endmodule

这在模拟电路和真实电路(FPGA)中都能完美地工作。

但是，通道可以是复杂类型，所以我使用了如下接口：

interface channel #(
  parameter DATA_WIDTH = 512
);

  logic valid;
  logic [DATA_WIDTH - 1 : 0] data;

  modport in (
    input valid,
    input data
  );

  modport out (
    output valid,
    output data
  );

endinterface // sub_csr_if

module test #(
  parameter NUM_CHANNEL = 8,
  parameter DATA_WIDTH = 512
) (
  channel.in in[NUM_CHANNEL],
  channel.out out
);

  always_comb begin
    out.valid = 0;
    for (int i = 0; i < NUM_CHANNEL; ++i) begin
      if (in[i].valid) begin
        out.valid = 1;
        out.data = in[i].data;
      end
    end
  end

endmodule

然后，此代码在ModelSim中得到Nonconstant index into instance array 'sub_port'.错误，在Quartus中得到i is not a constant错误。

如果我展开循环，它可以工作，但它变成了非参数代码。(仅适用于固定NUM_CHANNEL)

为什么后一个不能工作，而第一个可以完美地工作呢？

Answer 1

实例数组(模块或接口)不是真正的数组类型。正如您的错误消息所指示的，您不能选择具有变量索引的特定实例。对于真数组，每个元素都是相同的。由于参数化、defparam和端口连接的工作方式，每个实例元素可能会有所不同。精化过程本质上是在模拟开始之前扁平化所有层次结构。

您可以使用generate构造来选择您的实例，如下所示；

module test #(
  parameter NUM_CHANNEL = 8,
  parameter DATA_WIDTH = 512
) (
  channel.in in[NUM_CHANNEL],
  channel.out out
);

logic                     _valid[NUM_CHANNEL];
logic [DATA_WIDTH - 1 : 0] _data[NUM_CHANNEL];

for (genvar ii=0;ii<NUM_CHANNEL;ii++) begin
     assign _valid[ii] = in[ii].valid;
     assign _data[ii] = in[ii].data;
end
  always_comb begin
    out.valid = 0;
    for (int i = 0; i < NUM_CHANNEL; ++i) begin
      if (_valid[i]) begin
        out.valid = 1;
        out.data = _data[i];
      end
    end
  end

endmodule