在generate block(generate-end generate)中的语句是顺序执行还是并发执行？

Question

我在生成循环语句中使用了两个不同的模块，它们都是相互依赖的。所以，我想知道如何按顺序执行它们。

Answer 1

Verilog描述硬件的行为。硬件是一组相互连接的设备，所有这些设备都是并行运行的。然而，连接保证最终(花费一些时间)设备的输出将传播到被驱动设备的输入，这些被驱动设备的输出将被相应地更新，并且将驱动其扇出设备。

Verilog通过使用事件驱动模拟来模拟此行为。如果设备的输出发生变化，它将评估(或重新评估)由该输出驱动的设备。

综合从verilog描述生成那些连接的硬件设备。

因此，无论以哪种顺序实例化模块，求值的顺序都只由它们的连接来定义。模块是否在generate块中并不重要。只需确保它们连接正确即可。