如何使用YOSYS导入sv包

Question

我想知道如何在使用YOSYS时导入sv包。例如，在文件my_pkg.sv中，我有以下内容

package my_pkg;
      parameter KL=64;
endpackage

现在，在文件top.sv中，我有以下内容

import my_pkg::*;
module top(
    input logic i_clk,
    output logic o_done
);
endmodule

Yosys给出以下错误：

top.sv:1: ERROR: syntax error, unexpected TOK_ID

我希望YOSYS接受语法，因为我只是将包导入到顶级文件中。这是在模块中导入包的所有内容的常用方法，从而避免了每次在模块中使用包参数时都必须在包名前加上前缀。这在Modelsim、VCS以及DC中都有效。在Yosys中有没有办法做到这一点？

Answer 1

看起来Yosys (Yosys 0.9+1706 git sha1 ff4ca9dd，gcc 8.4.0-1ubuntu1~18.04 -fPIC -Os)不支持顶级导入。一种可能的解决方法是使用工具将SystemVerilog代码转换为verilog，然后将verilog代码提供给Yosys。其中一个这样的工具是来自https://github.com/zachjs/sv2v的Zach Snow (kudo to Zach的提示)的sv2v。