用CONFIG=DefaultSmallConfig综合“模块火箭”

Question

我正在尝试用DefaultSmallConfig生成的verilog来合成用于22‘m技术的火箭核心(1个核心没有缓存)。我看到时序冲突(巨大的负松弛-250 5ns)，即使在200 1Ghz (5 5ns)，但出版的文献说，它已经实现了时序高达1 1Ghz。我想知道我在合成步骤中哪里出错了。

任何指针都会对解决这个问题有很大帮助。谢谢。

Answer 1

我不确定你在合成什么，

如果你正在为fpga合成它，这可能是不可能的。选择较小的架构，例如。没有l2缓存的微内核，即使是很小的内核，对于ultrascale FPGA来说也很难达到250 ns。