如何在Chisel中用ASIC单元代替组合存储器

Question

我正在尝试做火箭处理器的ASIC综合，这是由Chisel写的。它会自动生成*.conf和*.behave_srams.v文件。因此，我可以很容易地用ASIC SRAM取代SeqMem。然而，对于"Mem“，它是组合存储器，总是被更改为寄存器。如何用ASIC组合存储器或ASIC寄存器文件替换Mem？在生成verilog时有这样的选项吗？

Answer 1

不幸的是，目前的流程只支持替换SeqMems。如果能将它扩展到支持组合记忆，那就太好了。目前，你最好的选择就是将你的ASIC组合记忆作为黑盒直接在凿中实例化。