如何在systemverilog中控制实数的取整方式

Question

我想写一个FPU模块的测试，但是找不到在SystemVerilog中改变实数取整模式的方法。是否有系统功能或任何简单的方法可以做到这一点？

感谢您的支持

Answer 1

无法更改舍入模式(远离0)。您可以选择使用$rtoi函数进行截断，也可以使用$realtobits直接查看位模式。