我分别在vhdl中加入了扰码器和解扰器模块，但是解扰器的结果与扰码器的输入结果不一样。

Question

我对10G以太网的加扰器进行了编码。我从ieee802.3ae标准中找到了多项式。在文件中画出了一个框图(49-10，49-8)。当我把扰码器和解扰器模块分别放在。我看不到扰码器在descrambler.where输出端的输入是我的问题吗？我怎么才能解决这个问题？

我已经试过反向点菜了，但对我没什么帮助。:(

-i是解扰器输入-我的解扰器

    O0(  38 downto  0 ) <= I0(  38 downto  0 ) XOR I1( 63 downto 25 ) XOR 
    I1( 44 downto  6 );
    O0( 57 downto  39 ) <= I0( 57 downto  39 ) XOR I0( 18 downto  0 ) XOR 
    I1( 63 downto 45 );
    O0( 63 downto 58 ) <= I0( 63 downto 58 ) XOR I0( 24 downto 19 ) XOR 
    I0(  5 downto  0 );
    I1  <= I0;

-I 0是加扰器输入-我的扰码器

    OO1 <= O0;
    O0( 38 downto  0  ) <= OO1( 63 downto 25 )  XOR OO1( 44 downto 06 ) 
    XOR I0( 38 downto  0  );
    O0( 57 downto  39 ) <= O0 ( 18 downto  0 )  XOR OO1( 63 downto 45 ) 
    XOR I0( 57 downto 39  );
    O0( 63 downto  58 ) <= O0 ( 24 downto 19 )  XOR  O0( 5  downto 0  ) 
    XOR I0( 63 downto 58  );

我期望的结果是，我在扰码器中获取的数据和解扰器的结果是相似的。图49-8扰码器ieee802.3ae 图49-10解扰器ieee802.3ae

Answer 1

我已经解决了我的问题，我的问题是对图49-8的误解。我在一个时钟内实现64位扰码器。