Verilog:从模块本身分配给模块输入是可以的吗？

Question

我刚刚遇到了一个情况，Verilog模块输入是从模块本身分配给的！我认为这肯定会错误的任何Verilog模拟器，但没有，一个(至少)让这个通过！这怎么可能？！这难道不只是一个"X“悲剧，一旦模块外部的东西给输入分配了一个不同的值？我真的漏掉了什么吗？

如果有问题的话，这个模块是我们铸造厂提供给我们的行为模拟库的一部分。

Answer 1

Verilog语言没有任何基于端口方向的数据流规则。SystemVerilog LRM有一节23.3.3.1端口强制，其中详细描述了输入可以被强制输出的地方，反之亦然。然而，综合工具有编码要求，以防止多个驱动程序在同一信号上。因此，如果内部和外部都有驱动程序，那么您将得到合成错误。

SystemVerilog有许多编码样式，可以捕获一个信号上的多个驱动程序，作为模拟流程的一部分，因此您不必等到合成，或使用单独的衬里工具。