ModelSim Verilog编译器错误

Question

我在verilog做了一个低通滤波器。我也为它做了一个实验台。主verilog代码的编译似乎没有任何错误。但是，当我试图编译testbench时，我遇到了一个无法解决的错误。如果有人能帮我的忙我很感激。

以下是代码：

module Testbench_S;

//Inputs 
reg clk;
reg clkR;
reg clk_enable;
reg en;
reg reset;
reg [7:0] filter_in;

//reg clk, reset, en;
wire [7:0] sine, cos;
reg [7:0] sine_r, cos_r;
assign sine = sine_r +(cos_r[7],cos_r[7], cos_r[7], cos_r[7:3]);
assign cos  = cos_r  -(sine[7],sine[7],sine[7],sine[7:3]);

//some other codes

endmodule

错误如下

错误：(vlog-13069) C:/CommonFiles/FPGA/hdlsrc/Testbench_S.v(14)：近"，"：语法错误，意外'，‘。 错误：(vlog-13069) C:/CommonFiles/FPGA/hdlsrc/Testbench_S.v(15)：近"，"：语法错误，意外'，‘。

Answer 1

在您可能希望连接位元的地方使用(cos_r[7],cos_r[7], cos_r[7], cos_r[7:3])。

连接的操作符是{...} (花括号没有圆括号)