为什么在verilog中不允许将数据类型变量赋值总是阻塞？

Question

我想知道为什么在verilog中总是阻塞内部不允许分配给有线数据类型变量？

Answer 1

连线(、not、)本来是作为连接介质使用的，但它们不保留价值。所以，你可以用它们连接模块，创建总线，.有一个特殊的‘分配’语句来分配他们。另一方面，Regs的目的是表示寄存器和保存值。因此，您不能将它们用于连接，也不能使用电线作为寄存器。

说起来，所有的过程块(总是)只是一些扩展语义的小型通用程序.但是他们使用泛型类型的变量来保持中间值。因此，在以上两种类型中，只有“reg”才适合这个类别。因此，它只允许分配给规则。

这个概念给verilog编程带来了很多麻烦。因此，System提出了逻辑数据类型，可以在大多数情况下替代这两种数据类型。您可以使用它连接事物，也可以在始终块中分配给它。

Answer 2

Verilog中的导线与变量是非常不同的概念。虽然两者都用来表示随时间变化的值，但是获取它们的值的方式却是非常不同的。与大多数其他编程语言一样，您对变量的值进行过程赋值，并且该变量将该值保存到下一个过程赋值。

电线表示硬件中的连接，或构成网络的一组连接。该网络在物理上被实现为芯片或板上的金属线。你可以把电线看作是从驱动器到接收器的一个值的传输。在Verilog中，驱动程序由执行连续赋值的构造来表示，而不是过程赋值。

我在这个帖子中进一步详细地解释了这一点。

Answer 3

这仅仅是因为在总是阻塞的情况下，目标必须存储值，除非和直到新的输入到达，或者灵敏度列表发生了变化，而另一方面，电线是无法做到的。