verilog中模算子的范围

Question

在Verilog中%操作符的范围是多少？在C中，我知道如果我写数字%10，那么输出在0到9之间。但是我尝试了Verilog，结果是-9到9之间？为什么会这样呢？

enter code here
module testbench;
integer i;
reg signed [15:0] a,b;
initial
begin
for(i = 0; i < 9; i = i + 1)
begin
    a= $random%10;
    b= $random%20;  
    $display("A: %d and B : %d",a,b);
end
end
endmodule

Answer 1

模可以返回负数，如Verilog的IEEE 1364-2001§4.1.5算术运算符和SystemVerilog的IEEE Std 1800-2012§11.4.3算术运算符中所明确表示的那样。

模数运算的结果应采用第一个操作数的符号。

LRMs (语文参考手册)也列举了一些例子。

要保证一个正数，可以使用$unsigned()。示例：

a = $unsigned($random) % 10;

如果启用SystemVerilog，则可以用$urandom替换$unsigned($random)，也可以用$urandom_range(9, 0)替换$unsigned($random) % 10；参见IEEE Std 1800-2012§18.13随机数系统函数和方法

FYI : C/C++对负数也是如此。请参阅先前回答的问题：带负数的模运算和带负值的模算子