可视化yosys输出不工作

Question

我使用的(可能是不正确的！)命令

yosys -f verilog -p "prep; show stretch count.dot" count.v

对于下面的简单示例

module count(input clk,output [7:0] LEDS);

reg [26:0] count;
assign LEDS = count[26:19];

always @(posedge clk) begin
    count <= count + 1;
end

endmodule

它不工作，因为我希望没有输出到我不想要的文件名.

3. Generating Graphviz representation of design.
Writing dot description to `/home/chris/.yosys_show.dot'.
ERROR: Nothing there to show.

做这件事的正确方法是什么？

Answer 1

显然，您要查找的命令行是：

yosys -p "prep; show -stretch -prefix count -format dot" count.v