ASIC设计的定时，适当的D/A时钟

Question

我正在做我的第一个ASIC，我有困难理解一些东西。

我有一个80 the的内部时钟出现在ASIC的一个引脚上，其他的引脚包括连接到D/A的数据输出引脚。

在这个特定的板上的所有跟踪将具有相同的长度和相同的传播延迟，这包括时钟和数据引脚，所有数据引脚的负载电容为5pf (每个)。D/A有1 ns。安装时间。D/A只是一个输出设备，没有返回ASIC的路径。

我根据这个电路板上的功率平面的轨迹长度、宽度、厚度和邻近度计算出，从ASIC到D/A的边缘大约需要1ns。

我建议将数据锁定到时钟负边缘的引脚上，并使用出现在ASIC引脚上的正边将数据时钟到D/A中。

与我合作的公司说，这不足以保证清洁抵达和D/A输出。

这些人是专业的，知道他们在做什么，但我想了解一下困难是什么。有人能给我指一些参考资料吗？

谢谢。

Answer 1

当你的数据在negedge上传输，在边缘上采样时，

我建议将数据锁定到时钟负边缘的引脚上，并使用出现在ASIC引脚上的正边将数据时钟到D/A中。

时钟为80 MHz，所以时钟周期为12.5 nSec，但由于引用的特定实现，您只有6.25 nSec的可用时间来补偿设置和传播时间(1 nSec +1 nSec =2 nSec)，因此有6.25-2= 4.25 nSec的裕度。

这是完全好的，问那些人，他们能说什么！