verilog中的断言

Question

我是新来的，所以请轻松一点。

断言在verilog中可用吗？或者他们是systemVerilog的一部分？

像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。它还提到了OVL，我猜它有某种类型的头文件(或包含这些定义的库)。

但谷歌主要是在systemVerilog中显示断言结果，而不是verilog。另外，我使用Xilinx 14.7和Spartan3A启动板作为设备。Xilinx网站提到systemVerilog只支持Vivado设计套件，但是这个套件不支持Spartan3A板(我也不知道systemVerilog )。

因此，考虑到这一切，我有点困惑。如何在verilog中学习基于断言的验证。甚至在verilog中也有这样的东西吗(我猜它在verilog中，因为它是一本verilog的书)？有什么办法吗?这是西林克斯14.7号吗？我也可以访问模拟模拟学生版本，如果这可以帮助。

Answer 1

Assert离子结构被添加到SystemVerilog语言中，而不是Verilog。然而，断言只是真理的陈述，任何自我检查的测试平台都可以被称为断言的集合。

SystemVerilog中的断言构造为编写用于测试其有效性的时态表达式提供了一个正式的标准，另外还有一个覆盖报告的标准化度量--即不仅告诉断言是否通过或失败，而且告诉它被执行了多远。

OVL库是用各种语言编写的断言表达式库，包括Verilog和SystemVerilog。SystemVerilog风格自然更有效率，而且它还为您提供了额外的覆盖度量。