为什么我的设计是成功地由Quartus II编译，但没有逻辑利用？

Question

很抱歉有这么笼统的问题。我有Verilog方面的经验，但是我对FPGA和Quartus II还不熟悉。我使用Quartus II来编译一个设计，看看设计使用了多少逻辑。我学习了Altera的Quartus II快速教程。start.pdf

然而，经过分析和综合之后，我发现根本没有逻辑利用。只能看到顶部模块的两个输入引脚。

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我设计的顶层模块是

RiSC(clk,reset)

当然，编译后，仍然只有两个引脚。

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你遇到过这个问题吗？你能给我一些提示吗？该设计包含数百行verilog代码，因此应该有逻辑使用。

谢谢!

Answer 1

未使用的输出将被优化。你将不得不输出一些输出，否则合成器将核爆所有的逻辑。