FPGA netlist解析器

Question

在几乎所有的FPGA综合工具中，HDL合成的输出都是某种EDIF格式。例如，在Synopsys中，这种格式有一个扩展.edn。然而，这种格式已经是由FPGA技术依赖的(取决于在合成之前选择的FPGA类型及其单元)。同时，在所有的综合工具中，我可以看到用最简单的OR表示的门级表示，以及门和DFF，但是具有这种表示级别的输出文件是加密的。

我必须得到最低层次(和，或，DFF) netlist后，FPGA合成过程。由于生成的EDIF文件依赖于技术/单元，所以解析它们并不容易(我需要FPGA单元描述库)。我能用任何综合程序得到最低级别的netlist表示吗？

谢谢大家的关注。

Answer 1

如果您想要一个低级别的门netlist，则需要综合到具有这些元素的目标库中。因为FPGA中没有原始的门，所以当合成器瞄准它们时，它(有些明显地)会创建对它可用的元素。

如果您使用ASIC工具，这将使用低级别的门，因为这是目标有什么可用的。

Answer 2

我不确定我是否理解你为什么要解析edif netlist。但是，如果您在合成后导出netlist作为VHDL或Verilog并解析该语言，它会对您有帮助吗？大多数合成工具都有这个输出选项来重新模拟综合后的设计。