种族条件

Question

我目前正试图理解两件与比赛条件有关的事情。

第1期：

有人向我提出以下问题：

We consider the digital circuit and the value of its inputs a,
and b as given below. For all logic gates, we assume that
there is a gate delay of exactly one time unit (i.e. the gate
delay equals the time between two dotted lines in the
diagram). Give the values of c, d, e, f in the digital circuit for
every point of time between 0 and 8.

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​

现答覆如下：

​

​

这到底是如何实现的？到目前为止，我是这样想的：

• c从1开始，因为a从0开始，因为b从1
• 开始，当时间等于2时，变成1.d
• e c切换为0的传播延迟为1，因此在3个时间单位
• 上为0，这与适用于和f的逻辑相同，即为常数1或0，但似乎受某些因素的影响。

这到底是怎么回事？它是与布尔函数有关还是与同步有关。如果是的话什么？

第2期：

是否有人有一种简单的方法或逻辑方法来产生一个简单的电路(使用XOR，和，OR，NOT，NAND布尔函数，其中包括：

当值表示为constant

• dynamic竞赛条件时，当一个值被期望更改

时，

• 静态竞争条件

事先非常感谢！

Answer 1

好的，在异步电路中，当输入在一个门的不同时间发生变化时，就会出现竞争条件。假设您的逻辑函数如下所示

λ = ab + ~b~a

用盖茨实现此函数的最简单的方法如下

注意到：我假设您的基本构建块是AND，OR，而不是。很明显，在CMOS电路中，NAND，或者不是你如何构建电路，但是一般的原理是一样的。我还假设，NOR，并且没有相同的延迟时，在现实中，也没有不同的延迟，如果输出是从0 to 1或1 to 0，而不是大约是20%的速度比NAND或NOR。

a ->| AND |-------->| OR | -> λ
b ->|  1  |         |    |
                    |    |
a ->| NOT |->|AND|->|    |
b ->| NOT |->| 2 |  |    |

现在，假设和不是两者都有2ns的延迟。这意味着OR门在它的第一个位置变化2 ns之前就看到了它在第二个位置变化时的值。

这意味着，如果a和b都从1到0，您将期望λ保持不变，因为第一个和门的输出从1到0，但是and门的输出从0到1，这意味着OR条件保持不变。

但是，如果从第二个输入得到输出，在第一个和第一个门之后得到一点门，那么您的OR门在从1,0转换到0,1时，在它的输入处会暂时看到1,0。这意味着λ会有一个短暂的倾角，看起来就像

     __
   a   |___________
     __
   b   |___________
     ____
AND1     |_________
            _______
AND2 ______|
     ______   _____
   λ       |_|

如果在AND1下降时和AND2上升之间查看OR门的输入，它会通过OR门传播一个0，并且足够肯定的是，输出2ns之后会出现下降。

这是一个一般的概述如何产生种族条件。希望这能帮助你理解你的问题。