支持Verilog和SystemVerilog

Question

在约西的手册里我读过

C.108改为 -sv2005 -sv2009 -sv2012 load HDL设计加载指定的Verilog/SystemVerilog文件。(完全的SystemVerilog支持只能通过Verific获得。) C.113 read_verilog -从Verilog文件读取模块 -sv启用了对SystemVerilog特性的支持。(只支持SystemVerilog的一小部分)

这里有简明扼要的规范吗？如果没有，指导方针是什么？哪个Verilog和哪个SystemVerilog？

什么是虚幻的？

沃尔夫在Clifford:一种用于iCE40 FPGAs的免费开放源码Verilog到Bitstream流中说，"Verilog几乎就是2005年Verilog的一切“。什么不是来自Verilog 2005？从2015年晚些时候的演讲到现在的变化？

Answer 1

Verific是对虚拟设计自动化提供的商业前端的引用。有一个商业版本的Yosys销售作为共生EDA套房的一部分，与此Verific前端安装。如上面所示，Verific前端提供了完整的VHDL+SV支持。

Yosys的开源版本只支持Verilog 2005。非正式地，一些SV特性被添加到它中(Enum，Typedef，等等)。GHDL-synth提供了beta VHDL支持，这是一项正在进行的工作。

Answer 2

看起来Antmicro的工作人员很仁慈，他们提供了一个可以直接阅读SystemVerilog的前端。查看下面的博客https://antmicro.com/blog/2022/02/simplifying-open-source-sv-synthesis-with-the-yosys-uhdm-plugin/