在verilog中，模拟工具无法识别脉冲宽度是否小于延迟单元。

Question

我正在使用VCS工具来验证1和逻辑单元。我设定脉宽为25 is的2个输入=1(脉冲信号)。延迟信元定义在单元的verilog模型中，为26 is。因为脉宽=25 is <延迟单元=26 is，所以输出始终是0，即使在25 is期间，2输入等于1。我想问一下，在真正的芯片中，我们是否能探测到这个脉冲？任何人都可以帮我。

大约25 for的输出应该等于1。

Answer 1

VCS (和其他模拟器)有开关来控制他们如何处理这些情况。

看看+pulse_e，+pulse_r，以及+transport_int_delays，+transport_path_delays，+pulse_on_event，+pulse_on_detect和+delay_mode_*等等。

你可以让模拟器传播那个短脉冲(25 < 26)。你可以让它传播1'bx，或者你可以让它吞下它而什么也不传播。