blocks|key|950458|text|在系统上观察TTBRx开关可能是困难的，因为ARM+CPU上有ASID/DACR/pid设备。例如，在大多数情况下，页面表都带有“进程信息”注解，以及通过上下文开关上的最高级模式更新可访问的单个寄存器。这使缓存条目和TLB保持新鲜。|type|unstyled|depth|inlineStyleRanges|entityRanges|data|950459|根据ARM64+TTBR0+0/1，有两个表基寄存器。这也与ARMv7-A系统有关。还有，你有一个ASID。有几个ASID，如果您的系统没有很多活动进程，那么TTBR1不会改变，因为内核只会翻转活动域(单寄存器写入)。这是check_and_switch_context()中的“快速路径”。|offset|length|style|CODE|950460|它有一个高度活动的系统，它有>16个进程争用/活动，然后您将采取更新TTBR0+0/1的慢速路径。这最终会调用cpu_do_switch_mm()，您可以看到它进行了更新。|950461|参考文献：|950462|TTBR更新的缺点|unordered-list-item|950463|大师班|950464|ARM域|950465|更新ARM+MMU转换表|950466|pid是一种ARMv5机制，它不被主流内核所接受。DACR+(域(ARMv6))和ASID非常相似，其中ASID是DACR的一个轻微发展。pid是单个值，而“域”允许进程具有多个地址空间映射；因此进程可以与共享库代码重叠。TLB和缓存使用域信息(以及TrustZone的世界)进行注释。|950467|entityMap|0|LINK|mutability|MUTABLE|url|https://stackoverflow.com/questions/68525312/cant-read-the-pagetable-using-ttbr0-el1-register-arm64/68526261#68526261|1|https://git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git/tree/arch/arm64/mm/context.c?h=v6.0-rc1#n215|2|https://git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git/tree/arch/arm64/mm/context.c?h=v6.0-rc1#n349|3|https://stackoverflow.com/questions/27289861/what-is-the-downside-of-updating-arm-ttbrtranslate-table-base-register|4|https://patchwork.kernel.org/project/linux-arm-kernel/patch/1442494219-6133-5-git-send-email-will.deacon@arm.com/|5|https://stackoverflow.com/questions/36613000/domain-in-arm-architecture-means-what|6|https://stackoverflow.com/questions/16383007/what-is-the-right-way-to-update-mmu-translation-table^0|0|33|Q|2|F|0|33|Q|1|0|1J|I|1J|I|2|0|0|0|9|3|0|0|3|4|0|0|4|5|0|0|C|6|0|0^^$0|@$1|2|3|4|5|6|7|1G|8|@]|9|@]|A|$]]|$1|B|3|C|5|6|7|1H|8|@$D|1I|E|1J|F|G]]|9|@$D|1K|E|1L|1|1M]|$D|1N|E|1O|1|1P]]|A|$]]|$1|H|3|I|5|6|7|1Q|8|@$D|1R|E|1S|F|G]]|9|@$D|1T|E|1U|1|1V]]|A|$]]|$1|J|3|K|5|6|7|1W|8|@]|9|@]|A|$]]|$1|L|3|M|5|N|7|1X|8|@]|9|@$D|1Y|E|1Z|1|20]]|A|$]]|$1|O|3|P|5|N|7|21|8|@]|9|@$D|22|E|23|1|24]]|A|$]]|$1|Q|3|R|5|N|7|25|8|@]|9|@$D|26|E|27|1|28]]|A|$]]|$1|S|3|T|5|N|7|29|8|@]|9|@$D|2A|E|2B|1|2C]]|A|$]]|$1|U|3|V|5|6|7|2D|8|@]|9|@]|A|$]]|$1|W|3|-4|5|6|7|2E|8|@]|9|@]|A|$]]]|X|$Y|$5|Z|10|11|A|$12|13]]|14|$5|Z|10|11|A|$12|15]]|16|$5|Z|10|11|A|$12|17]]|18|$5|Z|10|11|A|$12|19]]|1A|$5|Z|10|11|A|$12|1B]]|1C|$5|Z|10|11|A|$12|1D]]|1E|$5|Z|10|11|A|$12|1F]]]]

TL;DR - Observing a TTBRx switch on a system can be difficult due to ASID/DACR/pid facilities on the ARM CPU. Ie, the page tables are annotated with 'process information' and a single register accessible from priveledge mode updates on a context switch for a majority of the cases. This keeps cache entries and TLB fresh.
<hr />
As per <a href="https://stackoverflow.com/questions/68525312/cant-read-the-pagetable-using-ttbr0-el1-register-arm64/68526261#68526261">ARM64 TTBR0/1</a>, there are two table base registers. This is also relevant to ARMv7-A systems. As well, you have an ASID. There are several ASIDs and if your system does not have a lot of active processes, the TTBR1 will not change as the kernel will only flip the active domain (single register write). This is the 'fast path' in <a href="https://git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git/tree/arch/arm64/mm/context.c?h=v6.0-rc1#n215" rel="nofollow noreferrer"><code>check_and_switch_context()</code></a>.
It you have a highly active system with &gt;16 processes contending/active, then you will take the slow path which updated TTBR0/1. This ends up calling <a href="https://git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git/tree/arch/arm64/mm/context.c?h=v6.0-rc1#n349" rel="nofollow noreferrer"><code>cpu_do_switch_mm()</code></a>, which you can see does the update.
References:
<ul>
<li><a href="https://stackoverflow.com/questions/27289861/what-is-the-downside-of-updating-arm-ttbrtranslate-table-base-register">Downside of TTBR updates</a></li>
<li><a href="https://patchwork.kernel.org/project/linux-arm-kernel/patch/1442494219-6133-5-git-send-email-will.deacon@arm.com/" rel="nofollow noreferrer">Master class</a></li>
<li><a href="https://stackoverflow.com/questions/36613000/domain-in-arm-architecture-means-what">ARM Domains</a></li>
<li><a href="https://stackoverflow.com/questions/16383007/what-is-the-right-way-to-update-mmu-translation-table">Update ARM MMU translation table</a></li>
</ul>
pid was a ARMv5 mechanics, which was not accepted into the mainline kernel. DACR (domains (ARMv6)) and ASID are very similar, where ASID is a slight evolution of DACR. A pid was a single value, whereas 'domains' allow a process to have several address space maps; so processes can overlap with shared library code for instance. TLB and cache are annotated with domain information (as well as worlds for TrustZone).

In ARMv8 Linux, TTBR0_EL1 and TTBR1_EL1 are used by MMU to do virtual memory management. 
So where is the PGD of a process saved in ARMv8 Linux? 
In X86, CR3 is used to hold the root of a process page table, it is switched during process context switch, so is there a similar register in ARMv8 ?
I wrote a kernel module to check TTBR0/1_EL1 for processes, but I found they are the same in kernel module, did I miss something? 
How can I get the root page table of a specific process?

In ARMv8, where is a process's root page table is saved?

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在ARMv8 Linux中，MMU使用TTBR0_EL1和TTBR1_EL1进行虚拟内存管理。那么，在ARMv8 Linux中保存的进程的PGD在哪里呢？在X86中，CR3用于保存进程页表的根，它在进程上下文切换期间进行切换，那么ARMv8中是否有类似的寄存器？我编写了一个内核模块来检查TTBR0 0/1_EL1中的进程，但是我发现它们在内核模块中是相同的，是不是遗漏了什么？如何获得特定进程的根页

问在ARMv8中，进程的根页表在哪里保存？
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