Verilog:如何将模块的输出分配给具有不同宽度的总线

Question

假设我有一个带有总线输入A和总线输出B的模块foo：

module foo ();
    input [7:0] A;
    output [7:0] B;
endmodule

而foo是在top module内部实例化的，我想要如下所示(可能有语法错误)：

module top ();
     wire [2:0] bus1;
     wire [2:0] bus2;
     wire [2:0] bus3;
     wire [2:0] bus4;

     foo myfoo (
        .A[7:5](bus1[2:0]),
        .A[4:3](2'b00),
        .A[2:0](bus2[2:0]),
        .B[7:5](bus3[2:0]),
        .B[4:3](),
        .B[2:0](bus4[2:0])
     );
endmodule

什么是语法正确和最优雅的方式呢？

Answer 1

使用连接，如下所示。使用临时信号作为未连接切片的填充。

 wire tmp[1:0];

 foo myfoo (
    .A({bus1[2:0], 2'b00, bus2[2:0]),
    .B({bus3[2:0], tmp, bus4[2:0]})
 );