Eda操场-编译顺序

Question

如果eda游乐场(SV/UVM)中有许多文件，包括包等。eda游乐场如何处理编译顺序...(首先编译包文件)

如果它不关心编译顺序，那该怎么做呢？

非常感谢veru

Answer 1

在EDA Playground上选择SystemVerilog选项时，将编译两个文件: testbench.sv和design.sv。如果你想编译任何其他文件，那么你需要使用` `include。例如，在https://www.edaplayground.com/x/296中，您将看到my_testbench_pkg.svh包含在testbench.sv的顶部

`include "my_testbench_pkg.svh"

而my_sequence.svh和my_driver.svh包含在my_testbench_pkg.svh的顶部：

`include "my_sequence.svh"
`include "my_driver.svh"

这与EDA Playground上的VHDL不一致，在EDA Playground上，所有选项卡都是自动编译的。然而，我想不出一个简单的方法来改变这一点，因为如果我让所有的标签都是用SystemVerilog编译的，它就不会向后兼容使用‘`include’的旧游乐场。