Verilog Force - Release

Question

在verilog中释放一个信号之前强制它两次可以吗？类似于下面的内容，

initial begin
  force top.dut.xyz.abc.dout = 1;
  #5ns;
  force top.dut.xyz.abc.dout = 0;
  #5ns;
  release top.dut.xyz.abc.dout = 0;
end

当我们最终释放它时，哪种力量会被释放？

谢谢，Badri

Answer 1

对于一个信号，一次只有一种作用力。在你的例子中，第二个力将在‘5 5ns’中replace第一个力。release将完全释放信号。

Answer 2

在连续的作用力中，最后一个是有效的，释放命令释放最后一个作用力