我正在尝试模拟D触发器的亚稳态。使用Xilinx ISE和Vivado中的理想时钟生成,我看不到亚稳定现象。我需要指定具有上升和下降时间的时钟,以使亚稳态发生。我找不到一种在Xilinx中这样做的方法。欢迎对此提出任何建议。
发布于 2017-01-16 22:48:57
您可以提供任何门延迟的上升时间、下降时间和关闭时间。
#(1,2,3) not n1 (clk_out, clk_in)这里
https://stackoverflow.com/questions/41658534
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