Computer_Architecture + Verilog

Question

我正在用verilog做一个除法器电路，并使用非恢复除法算法。我无法将余数表示为小数二进制数。例如，如果我做0111/0011 (7/3)，我得到商为0010，余数为0001，这是正确的，但我希望将其表示为0010.0101。有人能帮忙吗?？

Answer 1

假设，如您的示例所示，您正在除以4位数字，但希望在结果中额外增加4位的小数精度。

一种方法是在除法之前简单地将分子乘以2^4。

即

instead of 
0111/0011 = 0010 (+remainder)
do
01110000/0011 = 00100101 (+remainder)

Answer 2

嗨，做数学吧！

你已经得到了Q(商)和R(余数)，现在用余数乘以10 (十进制) 1010，例如7/3给出2作为Q，1作为余数，而不是将这个1与10相乘，然后再次应用你的逻辑，给出10/3给出3作为Q，所以你的答案是3(Q(First_division)).3(第二除Q)

试试看，它起作用了。并且非常容易在verilog中实现。