Verilog问题

Question

我不知道我的代码出了什么问题，可能有很多问题。现在，我不知道如何将寄存器值赋给En输出。我现在需要使用Verilog代码来学习一门数字电路课程。我对此有点厌倦了。

`timescale 1ns / 1ps
/////////////////////////////////////////////////////////////////////////////////    /
// Company: 
// Engineer: 
// 
// Create Date:    13:57:18 03/15/2016 
// Design Name: 
// Module Name:    Moving7Seg 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module Moving7Seg( B, C, Rst, ClkIn, D6, D5, D4, D3, D2, D1, D0, En3, En2, En1, En0 );

input B, C, Rst, ClkIn;
output D6, D5, D4, D3, D2, D1, D0, En3, En2, En1, En0;

//wire D6, D5, D4, D3, D2, D1, D0, En3, En2, En1, En0;

reg ClkOut = 0;
reg bLast = 0;
reg cLast = 0;
//reg rstLast = 0;

reg [3:0]count = 0;
reg [3:0]enable = 4'b0001;


clockdivider getClk(ClkIn, ClkOut);
seg7 convert(count[3], count[2], count[1], count[0], D6, D5, D4, D3, D2, D1, D0);



always @(posedge ClkOut) begin
    if(Rst == 1) begin
        count = 0;
        enable = 4'b0001;
    end

    if(B != bLast && B == 0) begin
        case(enable)
        4'b0001: enable = 4'b0010;
        4'b0010: enable = 4'b0100;
        4'b0100: enable = 4'b1000;
        default: enable = 4'b0001;
        endcase
    end

    if(C != cLast && C == 0) begin
        count = count + 1;
    end

bLast = B;
cLast = C;
//rstLast = Rst;


end

En3 <= enable[3];
En2 <= enable[2];
En1 <= enable[1];
En0 <= enable[0];
convert;

endmodule

Answer 1

1)如果那些"En“输出应该反映enable信号的当前状态，那么您可能需要像这样”赋值“(并将它们保留在always块之外)：

    assign En3 = enable[3];
    assign En2 = enable[2];
    assign En1 = enable[1];
    assign En0 = enable[0];

2)如注释中所述，删除多余的“转换”行。

3) always块中的所有赋值都应该是真正的非阻塞的。也就是说，使用<=赋值操作符，而不是=操作符。

4)您可能需要一个用于检查Rst的else盒。也就是说，enable、count等的所有更新都应该在Rst != 0的情况下发生。

5)您可能还想重置bLast和cLast。