FPGA -按钮约束

Question

当按钮被异步断言时，对FPGA的按钮输入应用setup & hold约束有什么好处/理由吗？

据我所知，违规仍然可能发生，因为按钮可以在FPGA内部连接的触发器的设置和保持时间内按下。

Answer 1

与系统时钟(0.001 )相比，按钮产生的变化信号非常慢。10 MHz vs.几个MHz)。应用建立/保持时间是一种浪费。只需应用计时忽略规则。

无论如何，需要一个推进器同步器，也许还需要一个去断路器电路。

Answer 2

我同意之前的帖子，按钮输入引脚不应该计时(使用false_path)。如果你想非常安全，你可能应该：

1. 为连接到按钮的输入引脚打开施密特触发器。
2. 通过2级同步器馈送输入信号(
3. 中的2个触发器使用电路板上的模拟电路，或使用同步器后的计数器以数字方式进行此操作。