VHDL/ModelSim -找不到实体

Question

我试图模拟我的VHDL文件，但遇到以下错误：

# ** Error: (vcom-11) Could not find work.lab1.
# 
# ** Error: (vcom-1195) Cannot find expanded name "work.lab1".
# 
# ** Error: Unknown expanded name.
# ** Error: VHDL Compiler exiting
# ** Error: c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
# Error in macro ./DE2_TOP_run_msim_rtl_vhdl.do line 8
# c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
#     while executing
# "vcom -93 -work work"

在尝试模拟之前，我通过Quartus II和ModelSim编译器成功地编译了代码。我的代码中确实有一个lab1实体和架构(我甚至可以在Quartus Project Navigator的Design Units选项卡中看到它)，所以我不能真正理解这个错误。有人知道这是什么原因吗？

Answer 1

当模拟器编译顶层(DE2_TOP)时，它想知道所使用的组件是什么样子的。因此，在编译上层组件之前，您应该已经编译了底层组件。

我大多数时候做的是按照正确的顺序编译所有组件，然后使用Modelsim的‘vmake -work work >work.vmake’命令从库(work)中生成一个makefile。一旦你有了makefile，你就可以使用(make -f work.vmake)来执行它。所有文件都将按顺序编译。

注意: Verilog在这些事情上要轻松得多。