将VHDL转换为Verilog :将总线的特定网络实例化到组件输入

Question

我正在把一段VHDL代码翻译成Verilog。有人知道如何翻译这篇文章吗？

VHDL代码：

U1 : CORRECTION
  port map(
       CONFIG => CONFIG,
       MAC(0) => MAC(0),
       MAC(1) => MAC(1),
       MODD => MODD,

我在Verilog中试过了，但是...

CORRECTION U1 (
       .CONFIG (CONFIG),
       .PWM (PWM),
       .MAC (MAC),
//       .MAC[0] (MAC[0]),
//       .MAC[1] (MAC[1]),
       .MODD (MODD),

Answer 1

Commenter正确地指出，在verilog中，您不能只连接端口的一部分，但是您可以使用信号的串联来连接到端口。

如果您的MAC输入声明为

输入1:0 MAC，

您可以在实例中使用以下命令连接

.MAC (MAC1:0)，

或

.MAC ({MAC1，MAC})，

如果顶层MAC信号大于2，则其将工作。