RISC-V与其他ISA之间的差异

Question

有人能给我解释一下( RISC与CISC )和RISC-V ISA之间的巨大区别吗？我在互联网上找不到CISC和RISC-V之间的任何相关区别。

Answer 1

RISC-V是伯克利分校开发的一种新的ISA，用于辅助研究和教育。它是开放的，干净的，易于扩展的(也是现实的)。

构建研究处理器的一个常见问题是找到一个不会与遗留决策(延迟槽、寄存器窗口)混淆的ISA，它不受专利保护，并且有足够的操作码空间来探索新的指令/加速器/处理器微体系结构。

公开发布版(v2.0)即将发布，您可以在riscv.org上阅读当前的草案。(披露:我使用RISC-V进行自己的研究，我坐在设计和实现它的人旁边)。 It has been officially released as of May 2014 ([http://riscv.org/download.html#tab_isaspec)]。

就与其他ARMv8的比较而言，它可能最类似于MIPS和ARMv8 (RISC-V v1.0实际上是在ISA出现之前发布的)。它是一种加载-存储体系结构(除了一组AMO之外，没有像x86那样的寄存器-内存操作)。你可以认为RISC-V的某些部分是"CISC-y"，比如出于能量原因(16b)而支持压缩指令的选项，或者为了更多操作码空间而支持更大指令的选项(可变指令长度是一个可选的超集，ISA的基集是所有32b指令)。此外，FMA也感觉有点CISC-y，有三个源操作数和两个操作。但现在我们进入了什么是CISC，什么是RISC的观点领域。归根结底，RISC-V是一个非常容易解码的ISA，其中的所有指令都很容易调度和执行危险检查(没有奇怪的副作用，就像在CISC ISA中发现的那样)。

Answer 2

RISC-V是一个研究ISA，但已经有多种FPGA软核实现，更不用说模拟器了。它最类似于MIPS (以及NiOS2、MicroBlaze、Alpha、LM32等)但一个重要的区别是如何处理分支：

可见的分支延迟槽在很大程度上被认为是复杂的超标量实现，并且是编译器填充的挑战。随着分支预测的进步，不再需要它们，因此RISC-V省略了它们。此外，由于分支可以在流水线中稍后解析，所以RISC-V的条件分支可以比较任何两个寄存器的相等和排序。