将fpga输入时钟转换为我的verilog代码

Question

我必须获取已经在fpga中生成的内部时钟，并将其赋给输出变量。ı如何通过verilog代码获取内部时钟？有人告诉我，fpga板卡内部产生100 me。如何才能将时钟信号发送到我verilog代码？

Answer 1

你的问题还不完全清楚，但听起来你在fpga上有一个内部生成的时钟，它不是100 MHz，你想从内部生成的时钟生成100 MHz时钟吗？我很难相信你的fpga中真的有一个内部生成的时钟(我打赌你有一个外部振荡器连接到你的fpga)。这说明几乎所有的fpgas (我敢打赌所有的fpgas -没有听说过没有现代的)都有一些时钟倍增电路，它允许您接受时钟输入并对其进行操作(例如，改变频率、相位、极性等)。在xilinx fpgas上，这个块称为DCM，可以通过coregen轻松配置。如果你提供了更多的细节/清晰度，我相信人们可以帮助你得到你想要的。

Answer 2

您可以使用PLL模块(通过FPGA综合工具生成)。在这里，该锁相环可以接受1个输入时钟，并且能够产生多达5个输出时钟。现在，您可以将任何输出时钟信号分配给您的主设计(例如，DUT)。