# 第1阶段：最简单的验证

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## 📋 摘要

**适合人群：** 验证绝对新手，没有UVM基础
**学习目标：** 掌握Testbench的基本结构，理解验证的核心三步范式

### 核心内容一览

| 模块 | 要点 | 关键语法 |
|------|------|---------|
| **时钟生成** | `initial` + `forever` 循环翻转 | `forever #5 clk = ~clk` |
| **复位生成** | 低有效，延迟几拍后释放 | `rst_n = 0; #20; rst_n = 1` |
| **激励生成** | `wait` 等复位 → `@(posedge clk)` 对齐 → 逐拍发送 | `wait(rst_n); @(posedge clk)` |
| **结果检查** | 参考模型延迟1拍，`===` 四态比较 | `if(txd === rxd_d1)` |
| **波形生成** | VCD格式，gtkwave查看 | `$dumpfile / $dumpvars` |

### 验证三步范式（贯穿所有阶段）

```
1. 产生激励 → initial块发送数据
2. 运行DUT  → DUT自动运算
3. 检查结果 → always块比对参考模型
```

### 关键语法对比

| 对比项 | 写法A | 写法B | 应用场景 |
|--------|-------|-------|---------|
| 赋值 | `<=` 非阻塞 | `=` 阻塞 | always用`<=`，initial用`=` |
| 比较 | `===` 四态全等 | `==` 逻辑等 | 验证检查用`===` |
| 等待 | `@(posedge clk)` | `#10` | 同步用前者，纯延迟用后者 |

### 本阶段与UVM的对应关系

```
initial 激励  →  UVM Sequence + Driver
always 检查   →  UVM Monitor + Scoreboard
延迟1拍参考   →  UVM Transaction（参考模型）
```

**完成本阶段后：** 进入第3阶段学习完整UVM平台

---

## 🎯 学习目标

通过这个最简单的例子，你将学会：

- ✅ 什么是DUT（Design Under Test）
- ✅ 什么是Testbench
- ✅ 如何生成时钟和复位
- ✅ 如何产生激励
- ✅ 如何检查结果
- ✅ 如何查看波形

## 📁 文件说明

| 文件 | 说明 | 重要度 |
|------|------|--------|
| `dut.sv` | 待测设计（数据转发模块） | ⭐⭐⭐ |
| `tb_simple.sv` | 测试平台 | ⭐⭐⭐⭐⭐ |
| `README.md` | 本文件 | ⭐ |
| `run.sh` | 运行脚本 | ⭐⭐ |

## 🔍 代码结构解析

### 1. DUT（dut.sv）

**功能：** 数据转发模块
```
输入：rxd[7:0], rx_dv
  ↓
延迟1个时钟周期
  ↓
输出：txd[7:0], tx_en
```

**为什么选这个DUT？**
- 功能极简：专注学习验证方法
- 时序清晰：固定1周期延迟
- 易于检查：输出 = 延迟的输入

### 2. Testbench（tb_simple.sv）

**8个主要部分：**

#### 第1部分：信号声明
```systemverilog
logic        clk;       // 时钟信号
logic        rst_n;     // 复位信号（低有效）
logic  [7:0] rxd;       // 发送到DUT的数据
logic        rx_dv;     // 数据有效信号
logic  [7:0] txd;       // DUT输出的数据
logic        tx_en;     // DUT输出使能
```
**作用：** 定义连接testbench和DUT的信号
**类型：** `logic` 可以在 `initial` 和 `always` 块中赋值，比 `wire` 更灵活
**命名：** 与DUT端口名保持一致，便于理解

#### 第2部分：DUT例化
```systemverilog
dut u_dut(
    .clk    (clk),      // 名字映射方式：.端口名(信号名)
    .rst_n  (rst_n),
    .rxd    (rxd),
    .rx_dv  (rx_dv),
    .txd    (txd),
    .tx_en  (tx_en)
);
```
**语法：** `模块名 实例名(端口连接)`
**技巧：** 使用 `.port_name(signal_name)` 方式，清晰不易出错
**对比：** 位置映射方式容易出错，不推荐

#### 第3部分：时钟生成
```systemverilog
initial begin
    clk = 0;                    // 初始值为0
    forever #5 clk = ~clk;      // 每5ns翻转一次 → 周期10ns
end
```
**关键点：**
- `initial` 块只执行一次
- `forever` 循环永远执行（直到 `$finish`）
- `#5` 表示延迟5ns
- 周期 = 2 × 延迟 = 10ns → 频率100MHz

#### 第4部分：复位生成
```systemverilog
initial begin
    rst_n = 0;                  // 复位有效（低有效）
    #20;                        // 等待20ns（2个时钟周期）
    rst_n = 1;                  // 释放复位
    $display("@%0t: [INFO] Reset released", $time);
end
```
**时序：** 先有效 → 等待几个周期 → 释放
**作用：** 让DUT进入确定的初始状态
**打印：** `$time` 返回当前仿真时间，`%0t` 是时间格式

#### 第5部分：激励生成
```systemverilog
initial begin
    rxd = 8'h00; rx_dv = 1'b0;      // 初始化
    wait(rst_n == 1'b1);             // 等待复位释放
    @(posedge clk);                  // 对齐到时钟上升沿

    @(posedge clk); rxd = 8'h5A; rx_dv = 1'b1;  // 发送数据1
    @(posedge clk); rxd = 8'hA5; rx_dv = 1'b1;  // 发送数据2
    ...
    #100; $finish;                   // 结束仿真
end
```
**策略：**
1. 等待复位释放（`wait` 语句）
2. 同步到时钟（`@(posedge clk)`）
3. 逐周期发送测试数据
4. 延迟后结束仿真（`$finish`）

#### 第6部分：结果检查
```systemverilog
logic [7:0] rxd_d1;    // 保存上一拍的输入
logic       rx_dv_d1;

always @(posedge clk) begin
    if(rst_n) begin
        rxd_d1 <= rxd;           // 保存当前输入
        if(rx_dv_d1) begin       // 检查上一拍
            if(txd === rxd_d1)   // 输出应等于上一拍输入
                $display("PASS");
            else
                $display("FAIL");
        end
    end
end
```
**检查逻辑：**
- DUT有1周期延迟 → `txd` 应等于上一拍的 `rxd`
- 使用 `<=` 非阻塞赋值保存上一拍值
- 使用 `===` 四态比较（考虑x/z）

#### 第7部分：波形dump
```systemverilog
initial begin
    $dumpfile("wave.vcd");       // 指定波形文件名
    $dumpvars(0, tb_simple);     // dump所有信号（0=所有层次）
end
```
**格式：** VCD (Value Change Dump)
**查看：** `gtkwave wave.vcd`
**作用：** 可视化调试，观察信号时序

#### 第8部分：统计结果（增强）
```systemverilog
integer pass_count = 0;
integer fail_count = 0;

always @(posedge clk) begin
    if(rst_n && rx_dv_d1) begin
        if(txd === rxd_d1) pass_count++;
        else fail_count++;
    end
end

final begin  // 仿真结束时执行
    $display("Total PASS: %0d", pass_count);
    $display("Total FAIL: %0d", fail_count);
end
```
**作用：** 统计测试通过/失败的数量
**final块：** 在 `$finish` 时自动执行

## 💡 关键概念

### 概念1：时钟生成

```systemverilog
initial begin
    clk = 0;
    forever #5 clk = ~clk;  // 周期 = 10ns
end
```

**要点：**
- `initial`：只执行一次
- `forever`：无限循环
- `#5`：延迟5ns
- 周期 = 2 × 延迟 = 10ns

### 概念2：时间单位与timescale

```systemverilog
`timescale 1ns/1ps    // 时间单位/时间精度
```

**格式说明：**
```
`timescale <时间单位>/<时间精度>
              ↑              ↑
         #1 = 1ns      最小分辨率 1ps
```

**三种时序控制方式：**
```systemverilog
@(posedge clk);  // ① 事件控制：等待时钟上升沿（推荐）
#10;             // ② 延迟控制：延迟10个时间单位(10ns)
wait(rst_n);     // ③ 等待控制：阻塞直到条件为真
```

**常用timescale设置：**

| 设置 | 时间单位 | 精度 | 适用场景 |
|------|---------|------|---------|
| `1ns/1ps` | 1ns | 1ps | RTL仿真（最常用） |
| `1ns/1ns` | 1ns | 1ns | 简单仿真 |
| `1ps/1ps` | 1ps | 1ps | 时序仿真 |

**实例对照（代码中的时间换算）：**
```systemverilog
// 以 `timescale 1ns/1ps 为例
#5         → 延迟 5ns
#20        → 延迟 20ns（2个时钟周期）
$time      → 当前仿真时间（单位：timescale的时间单位 = ns）
%0t        → 打印时间（自动带单位）
```

**重要：** `@(posedge clk)` 是验证中最常用的同步方式，保证激励在时钟沿对齐，避免建立/保持时间违例

### 概念4：检查方法（Checker）

```systemverilog
// 保存上一拍的值
rxd_d1 <= rxd;

// 检查（下一拍）
if(txd === rxd_d1)
    $display("PASS");
```

**为什么需要"参考模型"的思想？**

验证的核心问题是：**"DUT的输出是否正确？"**

```
激励 ──→ DUT ──→ 实际输出
  │                 ↓
  └──→ 参考模型 ──→ 期望输出
                     ↓
               比较：是否相等？→ PASS / FAIL
```

在这个简单例子中：
- **DUT的行为**：将输入数据延迟1个时钟周期输出
- **参考模型**：用 `rxd_d1 <= rxd` 手动实现"延迟1拍"逻辑
- **比较**：`txd === rxd_d1`

**比较运算符：`===` vs `==` 的区别**

| 运算符 | 名称 | x 和 z 的处理 | 推荐场景 |
|--------|------|--------------|---------|
| `==` | 逻辑等 | x/z → 结果为x（不确定） | 不推荐用于检查 |
| `===` | 全等 | x/z → 按位精确比较 | **验证检查推荐** |

```systemverilog
// 例子：txd = 8'hxx（未初始化）
txd == 8'hxx   // 结果 = x（未知！无法判断）
txd === 8'hxx  // 结果 = 1（精确相等）
```

**赋值方式：`<=` 非阻塞 vs `=` 阻塞**

```systemverilog
// 在 always @(posedge clk) 中：
rxd_d1 <= rxd;   // ✅ 非阻塞赋值 - 时钟沿结束后才更新
                 //    保证了"当前拍读，下一拍更新"的语义

// 如果误用阻塞赋值：
rxd_d1 = rxd;   // ❌ 阻塞赋值 - 立即更新，可能导致读取到新值
```

**验证的三步范式：**
```
1. 产生激励 (Stimulus)   → initial块驱动 rxd, rx_dv
2. 运行DUT                → DUT自动计算输出
3. 检查结果 (Check)       → always块比较 txd vs rxd_d1
```

这三步是所有验证平台（包括后续UVM）的核心思路，只是实现方式越来越规范化。

## 📚 知识点总结

### 你应该掌握的

- [x] 能独立编写简单的testbench
- [x] 理解时钟、复位的产生方法
- [x] 知道如何用initial块产生激励
- [x] 知道如何用always块检查结果
- [x] 会使用$display打印信息
- [x] 会生成和查看波形

### 核心语法速查表

| 语法 | 作用 | 使用场景 |
|------|------|---------|
| `initial begin...end` | 只执行一次 | 时钟初始化、复位、激励 |
| `always @(posedge clk)` | 每个时钟上升沿执行 | 检查逻辑、采样逻辑 |
| `forever #5 clk=~clk` | 无限循环翻转时钟 | 时钟生成 |
| `wait(condition)` | 等待条件为真 | 等待复位释放 |
| `@(posedge clk)` | 等待时钟上升沿 | 同步激励 |
| `$display(...)` | 打印到终端 | 调试输出 |
| `$time` | 获取当前仿真时间 | 打印时间戳 |
| `$finish` | 结束仿真 | 激励发送完后 |
| `$dumpfile/vars` | 生成波形文件 | 调试 |
| `===` | 四态全等比较 | 验证检查（推荐） |
| `<=` 非阻塞赋值 | 时钟沿后更新 | always时序块中 |
| `=` 阻塞赋值 | 立即更新 | initial块中 |

### 第1阶段与后续UVM的关系

```
第1阶段（现在）              第3阶段（UVM）
━━━━━━━━━━━                  ━━━━━━━━━━━
initial 激励生成    →         Sequence（激励对象）
                              + Driver（信号驱动）
always 结果检查     →         Monitor（数据采集）
                              + Scoreboard（比对检查）
手动 "延迟1拍"      →         Transaction（参考模型）
$display 打印       →         UVM report机制
```

UVM将这些功能封装成规范化的类，可以复用和扩展，这就是学UVM的价值。

---

## 📝 课后习题

### 习题1：基础修改（必做）
**修改激励，发送以下数据，验证DUT行为正确：**
```
数据序列：0x00, 0xFF, 0x01, 0x80, 0x7F
```
**提示：** 修改 `tb_simple.sv` 中第5部分，添加更多 `@(posedge clk); rxd = 8'hXX;`

---

### 习题2：引入错误，观察检查机制（必做）
**故意修改 dut.sv，引入一个错误：**
```systemverilog
// 原始代码（正确）
txd <= rxd;

// 修改为（错误）
txd <= rxd + 1;  // 故意+1
```
**观察：** `$display` 会打印哪些 `FAIL`？统计有多少个？

**恢复原始代码后继续。**

---

### 习题3：扩展检查逻辑（提高）
**在第6部分的检查逻辑中，增加以下功能：**
1. 当发现 FAIL 时，打印出错时的完整时间戳和信号值
2. 添加最大 FAIL 次数限制（超过3次就 `$finish`）

**参考：**
```systemverilog
if(fail_count >= 3) begin
    $display("Too many errors! Stopping simulation.");
    $finish;
end
```

---

### 习题4：理解非阻塞赋值（思考题）
**思考：如果把第6部分的 `<=` 改成 `=`，结果会怎样？为什么？**

```systemverilog
// 原始
rxd_d1 <= rxd;

// 修改
rxd_d1 = rxd;
```

**提示：** 非阻塞赋值 `<=` 保证在时钟沿结束后才更新变量，所以 `rxd_d1` 保存的是"上一拍"的值；阻塞赋值 `=` 立即更新，当检查 `txd === rxd_d1` 时，`rxd_d1` 已经是"当前拍"的值了。

---

### 习题5：自检清单（进入下一阶段前确认）

- [ ] 我能不看代码，默写出testbench的8个部分结构
- [ ] 我理解 `initial` 和 `always` 的区别
- [ ] 我理解 `<=` 和 `=` 的区别
- [ ] 我理解 `===` 为什么比 `==` 更适合验证
- [ ] 我理解"参考模型"的概念
- [ ] 我运行过仿真，看到了 PASS 输出
- [ ] 我引入过错误，看到了 FAIL 输出（习题2）
- [ ] **全部打勾后，进入第2/3阶段学习**

适合人群： 验证绝对新手，没有UVM基础学习目标： 掌握Testbench的基本结构，理解验证的核心三步范式

第1阶段：最简单的验证

适合人群： 验证绝对新手，没有UVM基础对应内容；
掌握Testbench的基本结构，理解验证的核心三步范式

数据库

学习数字验证基础：掌握Testbench结构、时钟复位生成、激励发送与结果检查。了解DUT验证三步范式（激励→运行→检查），学会使用VCD波形调试。重点掌握非阻塞赋值、四态比较等核心语法，为后续UVM学习打下坚实基础。

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