## 0、目标
使用VCS和Verdi进行仿真，包含一个简单的 **2位加法器** 示例代码、对应的测试平台（Testbench）文件，以及一个可以一键执行的** Makefile脚本**。
## 1、示例代码
### 1.1、RTL设计文件：**`adder_2bit.v`**
这个模块实现了一个2位加法器。
``` Verilog
module adder_2bit (
    input  [1:0] a,
    input  [1:0] b,
    output [2:0] sum
);
    assign sum = a + b;
endmodule
```
### 1.2、测试平台文件：**`tb_adder_2bit.v`**
这个测试平台会实例化设计，并产生测试激励。特别注意其中用于生成FSDB波形的 `$fsdbDumpfile` 和 `$fsdbDumpvars` 语句。
``` Verilog
`timescale 1ns/1ps

module tb_adder_2bit;
    reg  [1:0] a;
    reg  [1:0] b;
    wire [2:0] sum;

    // 实例化被测设计
    adder_2bit u_adder (
        .a   (a),
        .b   (b),
        .sum (sum)
    );

    initial begin
        // 指定波形文件名称[citation:6]
        $fsdbDumpfile("wave.fsdb");
        // 转储所有层次的信号[citation:6]
        $fsdbDumpvars(0, tb_adder_2bit);

        // 初始化输入信号
        a = 2'b00;
        b = 2'b00;
        #100;

        // 产生测试激励
        a = 2'b01;
        b = 2'b10;
        #100;

        a = 2'b11;
        b = 2'b11;
        #100;

        $finish;
    end
endmodule
```
### 1.3、文件清单：**`filelist.f`**
创建一个文件（例如 `filelist.f`），列出所有需要编译的 Verilog 文件路径。文件放在同一目录下。
``` text
./adder_2bit.v
./tb_adder_2bit.v
```
### 1.4、一键仿真：Makefile 脚本
使用 Makefile 可以极大简化编译和仿真流程。注意，\后面不能有空格。
``` makefile
# 定义变量
OUTPUT = simv
FSDB_FILE = wave.fsdb

# 默认目标
all: comp sim verdi

# 编译阶段
comp:
	vcs -full64 -sverilog +v2k \
		-debug_pp \
		-fsdb \
		-timescale=1ns/1ns \
		-f filelist.f \
		-o ${OUTPUT} \
		-l compile.log

# 仿真阶段
sim:
	./${OUTPUT} -l run.log

# 启动 Verdi 查看波形
verdi:
	verdi -f ./filelist.f -ssf ${FSDB_FILE} &

# 清理临时文件
clean:
	rm -rf ./csrc *.daidir *.log *.vpd *.vdb simv* *.key *.fsdb novas.* verdiLog
```
## 2、运行仿真
按照以下步骤操作：
1. **准备文件**：确保 `adder_2bit.v`, `tb_adder_2bit.v`, `filelist.f` 和 `Makefile` 这四个文件在**同一目录**下。
2. **启动终端**：打开 Linux 终端，并进入到存放上述文件的目录。
3. **检查环境**：确认你的系统中已经正确安装了 VCS 和 Verdi，并且环境变量（如 `VERDI_HOME`，`LD_LIBRARY_PATH` 等）已设置好。
4. **执行命令**：在终端中输入以下命令，即可自动完成编译、仿真和打开波形：
``` bash
make
```
## 3、运行结果
运行结果如下：
![Pasted image 20251123132201.png](https://developer.qcloudimg.com/http-save/yehe-11925971/e062fb1750197a6f733f3f30c4bbd2f3.png)

使用VCS和Verdi进行仿真，包含一个简单的 2位加法器 示例代码、对应的测试平台（Testbench）文件，以及一个可以一键执行的 Makefile脚本。

使用 VCS 和 Verdi 进行仿真

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开发工具

学习使用VCS和Verdi进行数字电路仿真，包含2位加法器RTL设计、测试平台及Makefile脚本。通过FSDB波形文件分析电路行为，提供一键编译仿真流程，适合初学者快速掌握EDA工具使用。

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