LVDS、PECL 和 CML输出/入结构介绍 原创

引言 在现代高速数字电路和通信系统中，低压差分信号技术因其优异的抗噪能力、低功耗和高速传输特性而被广泛应用。LVDS (Low-Voltage Differential Signaling)、PECL (Positive Emitter-Coupled Logic) 和 CML (Current-Mode Logic) 是三种主流的差分信号标准。它们各有特点，适用于不同的场景。本文旨在深入解析这三种接口的输出与输入电路结构，阐明其工作原理、关键特性和典型应用，为工程师在设计高速互连时提供参考。

1. PECL 接口

PECL 由经典的 ECL (Emitter-Coupled Logic) 标准发展而来，最大的改进在于使用正电源供电（通常是 VCC = 3.3V 或 5V），简化了系统电源设计。与 ECL 相比，PECL 信号的摆幅更小，这不仅降低了功耗，也使其更适合于高速数据的串行或并行连接。PECL 标准最初由 Motorola 公司提出，经过较长时间的发展才在电子工业领域，特别是在高速时钟分发和光纤通信模块接口中得到广泛推广。

1.1 PECL 输出结构

PECL 电路的典型输出结构如图 1 所示，其核心是一个差分对管（Q1, Q2）和一对射极跟随器（Emitter Follower, Q3, Q4）。射随器工作在正电源范围内，其特点是直流偏置电流始终存在。这种“常开”状态极大地提高了开关速度，因为它避免了晶体管完全关断和开启所需的电荷存储时间，从而保持了极快的上升/下降沿和关断时间。

• 端接要求： PECL 输出的标准端接方式是将差分线对的每一条线通过一个 50Ω 电阻连接到 (VCC - 2V) 的参考电平上（通常需要一个专门的分压网络或电压源来提供此电压）。
• 直流工作点： 在上述端接条件下，OUT+ 与 OUT- 的典型静态输出电压约为 (VCC - 1.3V)，输出直流电流约为 14mA。
• 驱动能力与挑战： PECL 结构的输出阻抗很低，典型值约为 4-5Ω，这表明它具有非常强的驱动电流能力。然而，当负载（如接收器）与 PECL 的输出端之间需要通过一段传输线（如PCB走线或电缆）连接时，如此低的输出阻抗会与传输线的特性阻抗（通常是 50Ω）严重失配。这种失配会导致信号在源端发生显著的反射（背向反射），引起信号过冲、下冲和振铃，从而造成高频分量失真和信号完整性下降。因此，PECL 接口通常需要靠近输出端的源端端接（尽管其输出阻抗本身很低，有时仍需额外的小电阻串联）或精心设计的端接方案来缓解此问题。

1.2 PECL 输入结构

PECL 的典型输入结构如图 2 所示，它是一个高输入阻抗的差分对管（Q1, Q2）。为了确保输入级工作在线性放大区并获得最大的输入信号动态范围，其共模输入电压通常需要被偏置到 (VCC - 1.3V)。这个偏置可以由外部电路提供，或者在一些集成接收器中内部提供。输入级对差分信号敏感，能有效抑制共模噪声。

应用场景： 高速时钟缓冲器/分配器、光纤收发模块（如 SFP, XFP 的早期标准）、高速 ADC/DAC 的时钟接口、背板时钟传输。

2. CML 接口

CML 被认为是所有高速数据接口形式中最简单、最直接的一种。其核心优势在于片内集成了输入和输出端接电阻，这极大地减少了系统设计所需的外围元件数量，简化了布局布线，并优化了信号完整性。CML 输出提供较小的信号摆幅（通常~800mVpp差分），带来更低的功耗。其固有的 50Ω 片上端接（在输出或输入侧）能有效吸收传输线上的反射，显著减小背向反射，从而降低信号的高频失真，使其非常适合超高速串行数据传输（如数Gbps到数十Gbps）。

2.1 CML 输出结构

CML 的基本输出电路结构如图 3 所示。其核心是一个差分对管（Q1, Q2），差分对的集电极直接连接有片上 50Ω 电阻 (Rc) 上拉到电源 VCC。输出信号的高低电平切换是通过控制恒定电流源 (Itail) 在差分对管左右两支路间的切换来实现的（即共发射极差分对的开关动作）。

• 直流耦合工作点： 假设尾电流源 Itail 的典型值为 16mA。当输出直流耦合到负载（即负载也是上拉到 VCC 的 50Ω 电阻）时：
  • 单端输出 (OUT+ 或 OUT-) 的摆幅为 VCC（当该侧晶体管截止时）至 (VCC - 0.4V)（当该侧晶体管导通，电流流过 50Ω Rc 产生 16mA * 50Ω = 0.8V 压降，但由于负载并联，实际单端摆幅约为 400mV，见下条）。
  • 差分输出信号 (OUT+ - OUT-) 的峰峰值摆幅典型值为 800mV。
  • 输出共模电压典型值为 (VCC - 0.2V)。
• 交流耦合工作点： 当 CML 输出通过隔直电容（AC耦合）连接到远端的 50Ω 负载时：
  • 输出端的直流阻抗由集电极的片上 50Ω 电阻 (Rc) 决定。
  • 输出共模电压变为 (VCC - 0.4V)（因为 Itail 平均流过两个 Rc，每个 Rc 压降为 (16mA/2) * 50Ω = 0.4V）。
  • 差分信号摆幅仍为 800mVpp。
• 波形对比： 直流耦合和交流耦合情况下的典型输出波形如图 4 所示。交流耦合移除了直流分量，使得接收端的共模电平可以独立设置。

2.2 CML 输入结构

CML 的输入结构（如图 5 所示）是其广泛用于超高速数据传输的关键，具有以下重要特点：

1. 片上 50Ω端接： 输入级内部集成了差分 50Ω 端接电阻（通常跨接在 IN+ 和 IN- 之间），直接匹配传输线的特性阻抗（50Ω 差分即对应于单端100Ω或50Ω，视设计而定），有效吸收信号反射，保证信号完整性。
2. 高输入带宽： 结构简单直接（通常是差分对加偏置），寄生参数小，能支持极高的输入信号频率。
3. 宽共模范围 (可选)： 许多 CML 接收器设计有较宽的输入共模电压范围，以适应不同的应用场景或交流耦合后的电平漂移。
4. 低功耗： 与输入结构相匹配，整体功耗较低。

应用场景： SerDes 芯片（串行器/解串器）的通道接口、高速串行链路（如 PCIe, SATA, XAUI, CPRI, JESD204B/C, 100G/400G以太网物理层）、射频集成电路（RFIC）的基带数据接口、高速测试测量设备。

3. LVDS 接口

LVDS (TIA/EIA-644-A 标准) 专为低压、低功耗、差分、点到点信号传输而设计，具有显著优势：

• 低电压摆幅： 差分摆幅典型值仅 350mV，显著降低功耗和 EMI。
• 低功耗： 流经终端电阻（100Ω）的恒定电流通常为 3.5mA（最小 2.47mA, 最大 4.54mA），功耗极低。
• 高噪声抑制： 差分传输提供优异的共模噪声抑制能力。
• 低电压工作： 可在低至 2.5V 甚至更低的电源电压下工作。
• 宽输入共模范围： 输入信号共模电压允许在较大范围内变化（典型 0.2V 至 2.2V，具体范围取决于电源电压），允许驱动器和接收器之间存在高达 ±1V 的地电势差（Ground Shift），增强了系统设计的鲁棒性。

3.1 LVDS 输出结构

典型的 LVDS 输出驱动电路如图 6 所示。其核心是一个由恒定电流源 (IEE, 通常 3.5mA) 驱动的差分对管（Q1, Q2）。通过切换电流流经的路径（左边支路或右边支路）来产生差分输出电压。

• 工作方式： 当电流流经一个方向（如 Q1 导通，Q2 截止），OUT+ 为高（VCC 减去电阻压降），OUT- 接近 VCC（因 Q2 截止，该支路电阻压降小）。当电流切换到另一方向，电平反转。差分输出 VOD = (OUT+) - (OUT-) 的标称值为 350mV。
• 输出阻抗： 电路设计的差分输出阻抗典型值为 100Ω（匹配标准的 100Ω 差分终端电阻）。
• 关键指标： 表 I 总结了 LVDS 输出的主要电气特性（此处应列出实际表格，包含 VOD, ΔVOD, VOS, ΔVOS, 转换时间, 偏斜等参数）。

3.2 LVDS 输入结构

LVDS 的典型输入结构如图 7 所示：

1. 高阻差分输入： IN+ 与 IN- 端的差分输入阻抗非常高（通常 > 千欧姆级别），但外部需要并接一个 100Ω 电阻跨接在 IN+ 和 IN- 之间，作为差分信号的终端匹配。这个电阻吸收信号能量，防止反射。
2. 自适应电平转换/偏置网络： 为了适应宽范围变化的输入共模电压（0.2V 到 2.2V），输入级通常包含一个自适应偏置电路。该电路的作用是将内部放大器的工作点调整到合适的电平，确保后续电路能在最佳状态下处理信号。
3. 施密特触发器 (可选但常见)： 为了提高抗噪能力并整形信号，许多 LVDS 接收器在差分放大器之后包含一个具有滞回特性的施密特触发器。它在输入信号缓慢变化或存在噪声时能提供干净的输出跳变。
4. 差分放大器： 核心部分是差分电压比较器/放大器，它检测 IN+ 和 IN- 之间的电压差，并将其放大或转换为内部逻辑电平。

应用场景： 平板显示器接口 (FPD-Link), 板间高速数据传输, 工业相机接口 (Camera Link), 高速 ADC/DAC 数据接口, 背板连接, 通用仪器仪表中的抗噪传输。